全球固態技術協會（JEDEC）近期啟動關鍵討論，計畫將新一代HBM4記憶體的堆疊高度上限放寬至900微米。此舉旨在突破現有製程瓶頸，以支援AI功能所需的16層及20層DRAM堆疊技術發展，預計將深刻影響全球AI記憶體產業的策略佈局與供應鏈生態，特別是對於半導體封裝設備商與記憶體大廠而言，這項決議無疑是牽一髮而動全身的關鍵變革。
HBM4堆疊高度放寬：解決AI記憶體製程挑戰
JEDEC放寬HBM4堆疊高度限制至900微米，主要為了解決現行775微米規範下，為達到16至20層DRAM堆疊而導致晶片過薄、良率降低及散熱困難等問題。過去，為了在有限的高度內塞入更多層數的記憶體，製造商必須將矽晶片打磨得極薄，這不僅大幅降低了整體生產良率，更顯著增加了熱管理（thermal management）的困難度。
這項高度上限的提升，意味著業界能夠在維持較佳良率與散熱效果的前提下，順利推進AI應用的16層至20層DRAM堆疊技術。此舉不僅為先進記憶體的發展解套，也讓製造商在追求更高容量與效能時，能有更充裕的設計與製程彈性，確保AI晶片的穩定運作。
設備供應鏈變革：熱壓合技術續領風騷
有趣的是，JEDEC對HBM4垂直高度標準的調整，直接為半導體組裝設備市場帶來了全新的需求與競爭態勢。一旦900微米的標準正式獲得批准，記憶體製造商在進行高密度堆疊時，將得以繼續沿用現有的熱壓合機（thermal compression bonders），這無疑為現有設備龍頭創造了巨大的市場優勢。
據統計，韓美半導體（Hanmi Semiconductor）目前在全球熱壓合設備市場中，市佔率高達 71.2%，無疑將成為此波標準放寬下的最大受惠者。不過，話說回來，雖然混合鍵合技術能夠實現無凸塊（without bumps）的晶片直接連接，提供更優異的連接性能，但其所需的資金與時間成本相對較高，這也讓現有的熱壓合技術在短期內仍保有其市場地位。
記憶體大廠策略分歧：效能與獲利的天平
面對JEDEC的新標準，頂尖記憶體製造商正密切評估其對財務表現與未來技術發展藍圖的影響。在2026年韓國國際半導體展上，SK海力士（SK Hynix）的代表明確指出，放寬高度限制將有助於提升現階段的生產效率。然而，該公司也預見，當未來堆疊層數超過20層時，混合鍵合技術仍將成為不可或缺的必需品。
「放寬高度限制將有助於提升現階段的生產效率。不過，當未來堆疊層數超過20層時，混合鍵合技術仍將成為不可或缺的必需品。」SK海力士代表在2026年韓國國際半導體展上表示。
另一方面，三星電子雖然已經開發出能提供比現有製造方法更佳抗熱性的混合鍵合技術，但為了提升利潤率，該公司仍可能選擇繼續使用現有的生產方法。最終的設備選擇與製程決策，將高度取決於重要客戶的特定效能需求，例如輝達（Nvidia）在設計其GPU封裝時所需的全新HBM模組規格。
- SK海力士： 樂見短期生產效率提升，但預期未來高層數堆疊仍需混合鍵合。
- 三星電子： 雖有混合鍵合技術，仍可能考量利潤率與客戶需求選擇現有製程。
- 客戶需求： 輝達等大客戶的特定效能要求，將是記憶體廠最終決策的關鍵。
產業展望與挑戰：次世代鍵合技術的導入時機
目前，整個半導體產業都在密切關注JEDEC的討論進度，因為最終的決議結果將決定哪些設備供應商能在這個十年的末期取得成功。在製造商致力於實現DRAM最大密度的同時，他們的首要任務依然是減少良率損失。根據相關市場專家分析指出，在900微米標準確立與混合鍵合方法完全成熟之間，市場將經歷一段短暫的穩定期，並透過先進的組裝解決方案來維持市場的穩定運作。
展望未來，次世代鍵合技術何時能全面導入規模化量產，最終仍將取決於標準制定機構的規範、設備的精確度，以及全球AI基礎設施的實際需求。這場關於HBM高度限制的討論，不僅是技術層面的調整，更是影響全球AI發展速度與半導體產業版圖重塑的關鍵一役。
