事件總覽：從 2.5D 矽中介層到瞄準直接堆疊在運算晶片上的 3D 架構，SK 海力士在 Hot Chips 2026 上揭露的封裝路線圖，幾乎等於對外宣示：記憶體跟邏輯晶片的距離，未來要以微米為單位重新計算。
老實說，這些年在技術論壇上聽 HBM 的進展，已經很習慣「堆疊層數又增加了」「I/O 數量再創新高」這類宣示。但這次 SK 海力士在 Hot Chips 2026 上給出的方向，跟過去不太一樣。他們不只談 HBM4 的規格，更花了相當篇幅在講一件事：封裝，才是接下來 HBM 能不能繼續往上走的真正瓶頸與突破口。
這很直接。過去我們談 HBM 的效能提升，習慣看堆疊層數從 8 層、12 層到 16 層，頻寬從 HBM3 的 819GB/s 一路拉到 HBM3E 的 1.2TB/s。但 SK 海力士封裝工程副總裁 Jaesik Lee 在演講中點出了一個現實：單純靠增加堆疊層數或拉高 I/O 速度，已經快要走不下去了。功耗、散熱、供電網路（PDN）的挑戰，正在以比效能成長更快的速度追上來。
從數據來看，這不是危言聳聽。目前 HBM3E 的 16 層堆疊已經進入量產，但 HBM4 的封裝高度將達到約 775 微米，尺寸為 12.8×11mm，單一 HBM 模組具備超過 2 萬個 TSV 與 16,148 個 Base Micro-Bump。這種密度已經逼近現有封裝技術的極限。SK 海力士自己也很清楚，所以他們在會上公布的技術布局，從 MR-MUF 到混合鍵合（Hybrid Bonding），再到 I-HBM 熱管理技術，每一項都是在為「接下來怎麼辦」做準備。
📅 2024-2025 年：HBM3E 站穩量產腳步，16 層堆疊成技術試金石
在此之前，HBM 市場的主流還是 8 層與 12 層堆疊的 HBM3。但隨著 NVIDIA H200 與 AMD MI300 系列陸續導入 HBM3E，16 層堆疊的良率與散熱控制成為第一道真正的技術關卡。SK 海力士在這個階段的關鍵決策，是將先進 MR-MUF 技術擴大應用於 16 層產品，並導入翹曲控制、細間距互連與窄間隙填充等製程優化。這一步看似只是製程微調，但實際上為後續 HBM4 的高密度堆疊累積了關鍵數據。
📅 2026 年：HBM4 規格底定，TSV 數量翻倍、I/O 速度達 8Gbps
這次 Hot Chips 2026 的重頭戲，就是 HBM4 的封裝規格正式揭露。單堆疊頻寬可達 2TB/s 以上，搭配 2048 個 I/O 數與最高 8Gbps 的 I/O 速度。對比 HBM3E，頻寬翻了將近一倍。但真正的關鍵數字在封裝內部：超過 2 萬個 TSV，比現有產品多出一倍以上。這代表什麼？代表每層 Die 之間的垂直連通密度大幅增加，也代表封裝過程中的熱膨脹、機械應力與訊號完整性控制，難度直接跳了一級。目前 12 層 HBM4 已進入量產，16 層仍在認證階段，容量最高可達 48GB。
有趣的是，SK 海力士在這個階段的簡報中，罕見地將 Intel EMIB 與台積電 CoWoS 技術並列呈現。依照外媒 wccftech 的報導，市場甚至傳出英特爾與 SK 海力士可能在記憶體領域成立合資企業。這不只是技術路線的比較，更像是 SK 海力士在對外釋放一個訊號：未來 HBM 的先進封裝不會只綁定單一晶圓代工廠。
📅 2026-2027 年：混合鍵投入列，熱阻降低 35% 成關鍵數字
這是整場演講中最讓人在意的技術轉折。SK 海力士明確表示，現有 MR-MUF 與 TC+NCF 兩種封裝方式各有極限，而下一階段的解決方案是混合鍵合。混合鍵合技術的最大突破在於：核心晶粒（Core Die）厚度可增加 24%，TSV 間距縮小至 18 微米以下，同時在堆疊層數增加的情況下，熱阻可降低約 35%。這三個數字放在一起看，意義很清楚——混合鍵合不是為了取代 MR-MUF，而是為了讓 HBM 在堆疊層數繼續往上增加時，還能維持可控制的散熱與機械強度。
另外，SK 海力士也首度揭露自家 I-HBM 技術，這項技術針對 HBM 內部的局部熱點進行改善，可額外降低超過 30% 的熱阻。說真的，這個細節反而比混合鍵合更值得注意。因為 HBM 在高頻運作下的熱分布不均，往往是導致可靠度下降的主因，I-HBM 的出現代表 SK 海力士已經把散熱管理從「封裝層級」下探到「晶粒內部」。
編輯觀點：從產業面來看，SK 海力士這次的封裝路線圖，其實是在為「記憶體跟邏輯晶片進一步整合」鋪路。把 HBM 堆疊到運算晶片正上方這個 3D 目標，聽起來很合理，但背後牽涉的是供電、散熱、機械應力三個魔鬼。尤其 PDN 的挑戰——當記憶體跟邏輯晶片的距離縮短到微米級，供電網路的穩定度會成為比頻寬更頭痛的問題。對一般讀者來說，這些技術名詞可能很遙遠，但簡單一句話：AI 加速器的效能天花板，未來三年不是由算力決定，而是由「記憶體跟晶片之間能貼多近」來決定。
📅 2027 年以後：3D 封裝結構成終極目標，但挑戰才剛開始
這直接導致了整場演講最引人關注的結論：SK 海力士的最終目標，是將 HBM 從目前的 2.5D 架構推向真正的 3D 整合——把記憶體直接堆疊在 AI 加速器上方。這個架構的好處很直觀：記憶體與運算單元之間的距離大幅縮短，頻寬與能源效率都可再提升一個檔次。但代價是散熱、供電、機械應力與良率挑戰會全面升級。說白了，這條路技術上可行，但商業上是否來得及量產，還是一個大問號。
SK 海力士在這次會議上也針對 PDN 提出初步構想，包括採用最佳化的邏輯晶圓代工製程，並讓 Power TSV 更廣泛地分布於整體結構中。但這些目前都還在規劃階段，離真正的量產驗證還有一段距離。從這裡可以看出，HBM 的 3D 整合不是單純的封裝技術問題，而是整個半導體供應鏈從材料、設備、設計到測試的全面升級。
話說回來，這次 SK 海力士的封裝路線圖，其實也透露了另一個訊息：記憶體廠商正在從「元件供應者」轉型為「系統整合者」。過去 HBM 的封裝技術多半由晶圓代工廠主導，但現在 SK 海力士不僅擁有自己的先進封裝技術，還開始對外展示與英特爾、台積電並列的技術方案。這種角色的轉變，對整個 AI 晶片供應鏈的權力結構會產生什麼影響，值得持續觀察。
對一般人來說，你可能會想：這些封裝技術跟我有什麼關係？其實很簡單——你用的 ChatGPT、Claude、Gemini，背後撐起這些 AI 服務的資料中心，裡面每一顆 AI 加速器都綁著好幾組 HBM。而 HBM 的效能瓶頸，直接影響的就是 AI 模型訓練的速度、成本，以及你每次問 ChatGPT 時它回覆你的那幾秒鐘。換句話說，SK 海力士在 Hot Chips 2026 上講的這些封裝技術，最終決定的不是記憶體賣多貴，而是 AI 服務能多快、多便宜地回應你。
如果說 HBM3E 時代還是在 2.5D 架構下拚堆疊層數與 I/O 數量，那 HBM4 之後的戰場已經明確轉向封裝整合與 3D 架構。這條路不會太快，但方向已經很清楚了。
至今影響與未來展望
從 2024 年到現在，HBM 的發展歷程已經清楚顯示：記憶體頻寬的競爭，正在從「堆疊更多層」轉向「貼得更近、散熱更快、供電更穩」。SK 海力士這次公布的技術路線，從 MR-MUF 到混合鍵合、從 I-HBM 到 Power TSV 布局，每一項都是為了讓 HBM 在密度持續提高的同時，還能維持可用的功耗與可靠度。而最終的 3D 整合目標，雖然挑戰重重，但已經是整個產業不得不走的路。
接下來幾年，AI 加速器的效能提升速度，將很大程度取決於記憶體封裝技術的進展，而不是單純的製程微縮。這一點，SK 海力士已經用這次的簡報說得很明白了。
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
HBM4 跟 HBM3E 最大的差別在哪裡？
最大的差別在 I/O 數量與頻寬。HBM4 支援 2048 個 I/O、單堆疊頻寬可達 2TB/s 以上，而 HBM3E 為 1024 個 I/O、頻寬約 1.2TB/s。同時 HBM4 的 TSV 數量超過 2 萬個，約為前一代的兩倍。
混合鍵合技術為什麼對 HBM 這麼重要？
混合鍵合能讓 TSV 間距縮小至 18 微米以下，並在堆疊層數增加的情況下降低約 35% 的熱阻。這代表 HBM 可以在不讓散熱問題失控的前提下，繼續往上堆疊更多層 DRAM Die。
SK 海力士說的 3D 封裝結構跟現在的 2.5D 有什麼不同？
現有的 2.5D 架構是 HBM 與 GPU 並排放置在矽中介層上；3D 整合則是把 HBM 直接堆疊在 AI 加速器上方。這可大幅縮短記憶體與運算單元的距離，但散熱、供電與機械應力挑戰會更加嚴峻。
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