「AI晶片越做越大」是當前科技顯學，但令人費解的是，原本被視為台積電先進封裝必然趨勢的CoPoS技術，近期腳步卻意外放緩。這項變動不僅牽動台積電的產能佈局，更揭示了AI晶片設計龍頭輝達（NVIDIA）在高速運算領域的策略逆轉。騰旭投資投資長程正樺在《下班國際線》節目中深入剖析，指出這背後關鍵，可能不在於技術瓶頸，而是產業對「晶片尺寸」與「算力提升」邏輯的重新思考，進而讓3D堆疊技術浮上檯面，成為下一波競爭焦點。
CoPoS延後：技術瓶頸還是經濟效益考量？
談到先進封裝，CoWoS與CoPoS這兩項技術經常被放在一起討論，它們的概念其實相近，主要差別在於載體的幾何形狀。CoWoS沿用圓形晶圓製程，而CoPoS則希望轉向更接近方形面板的載體。程正樺解釋，當晶片封裝面積膨脹到八個reticle（光罩單元）甚至更大時，圓形晶圓的邊角會產生較多空間浪費，效益不彰；相對而言，方形載體能更有效地利用空間，可配置的晶片單元數量大增，理論上能改善成本與生產週期。
不過，改用方形製程可不是簡單把圓盤「切成方的」這麼容易。既有的設備、治具、化學材料塗布方式與製程設計，幾乎都建立在圓形晶圓的基礎上。一旦全面轉向方形面板，就意味著大量設備與流程必須重新設計或更換，這是一筆巨大的投資。因此，CoPoS的經濟效益只有在封裝尺寸真的「大到一個程度」時才會顯現。如果AI晶片沒有繼續快速變大，那麼切換到新製程的急迫性自然會下降。
- 可帶走的知識點： CoPoS延後並非台積電技術退步，而是當前AI晶片尺寸尚未達到足以充分發揮方形載體經濟效益的臨界點。
伺服器物理限制：NVIDIA的「算力甜蜜點」
真正讓「越大越好」這個邏輯踩煞車的，其實是伺服器本身的物理空間限制。程正樺以輝達的平台為例說明，目前大型AI封裝約為5.5個reticle，一個運算托盤（compute tray）假設可以放置四顆晶片。但如果單顆晶片一路膨脹到八個reticle，同一個托盤可能就只能塞進兩顆。
有趣的是，這會導致一個反直覺的結果：5.5個reticle乘以四顆，和八個reticle乘以兩顆相比，整個運算托盤得到的總體算力，未必會有巨大的差距。而且晶片越大，製造難度、良率以及翹曲（warpage）等問題都更加棘手。這也解釋了為何當後續產品仍能維持約5.5個reticle的封裝規模時，CoWoS就足以支撐需求，暫時沒有必要為了更大面積立刻全面轉向CoPoS。換句話說，CoPoS的延後，更可能是客戶產品規格與經濟效益重新計算後的結果。
從產業面來看，這波CoPoS延後，看似一個單一技術的調整，實則反映了AI晶片發展的深層邏輯變化。過去我們總習慣於「摩爾定律」的線性推進，認為尺寸越大、電晶體越多，性能就越強。然而，當物理極限與經濟效益的雙重考量浮現，產業龍頭如輝達便開始尋求更具效率的「非典型」解方。對台積電而言，這不僅是技術路線的選擇，更是其先進封裝服務能否持續引領市場的關鍵考驗。能快速調整策略、將資源導向 3D堆疊等垂直整合技術，才能在瞬息萬變的AI競賽中保持領先。這也提醒我們，科技進程從來都不是單向道，具備彈性與前瞻性才是王道。
AI晶片新戰場：從「往旁邊蓋」到「往上堆」
然而，AI算力不可能停在原地。既然封裝的平面尺寸不能無限擴張，另一條路徑自然是從2D走向3D。程正樺形容，過去對晶片的思維像是不斷把房子「往旁邊蓋」，但下一步可能就要改成「往上蓋」了。如果固定同樣的封裝尺寸，在GPU上方再堆疊另一顆GPU，就能透過垂直整合來增加運算密度。而台積電的SoIC（系統整合晶片）技術，正是這種3D系統整合的重要推手之一。
在同樣的占用面積下，透過3D堆疊放入更多運算元件，理論上就有機會大幅增加算力。因此，SoIC相關投資的重要性可能隨之提高。程正樺也指出，目前看來，3D方向的發展速度可能比單純把大型封裝繼續放大還要快。這意味著，市場如果只盯著「CoWoS之後一定就是CoPoS」的線性思維，可能就錯估了AI封裝的進化路徑。真正的競爭已經從平面面積大小，升級到如何在固定伺服器空間中塞入最多算力。CoPoS並沒有消失，但SoIC與3D堆疊可能提前搶走聚光燈；AI晶片下一戰，比的已經不只是「誰做得最大」，而是「誰堆得最高、還能穩定量產」。
- 可帶走的知識點： 3D堆疊技術（如SoIC）是AI晶片在平面擴張受限後，提升算力與運算密度的主要解決方案，將是未來先進封裝的重點發展方向。
這場AI晶片封裝的戰略轉向，無疑為產業帶來新的思考。它不僅考驗著台積電等製造夥伴的技術彈性，更重新定義了AI算力提升的未來路徑。未來，我們或許會看到更多結合異質整合、垂直堆疊的創新方案，而非一味追求單一晶片的巨大化。對於關心科技趨勢的你我而言，這也意味著不能再用線性思維去預測技術發展。真正決定勝負的，將是誰能以最巧妙的方式，在有限的物理空間內創造出最大的運算價值。 你認為，這場「往上堆」的競賽，會如何改變你我所知的AI世界呢？
本文改寫整理自公開新聞來源，原始報導由Yahoo奇摩新聞發布。
常見問題 FAQ
台積電CoPoS技術為何會延後？
CoPoS延後主要原因並非技術瓶頸，而是當前AI晶片尺寸尚未大到足以充分發揮方形載體（CoPoS優勢）的經濟效益。同時，伺服器物理空間限制與製造難度也讓晶片設計者重新思考「越大越好」的策略。
CoWoS與CoPoS兩種先進封裝技術的主要差異點為何？
CoWoS與CoPoS概念相似，主要差異在於載體形式：CoWoS沿用圓形晶圓製程，而CoPoS則希望轉向更接近方形面板的載體。方形載體在晶片封裝面積擴大到一定程度時，能更有效利用空間，減少邊角浪費。
3D堆疊技術（如SoIC）如何成為AI晶片發展的新趨勢？
當AI晶片平面擴張受限時，3D堆疊技術透過在晶片上方垂直堆疊更多運算元件，能在固定面積內大幅提升運算密度與算力。台積電的SoIC正是這種3D系統整合的重要技術，被視為AI晶片未來發展的關鍵路徑。
輝達（NVIDIA）在AI晶片設計上，為何不再一味追求單一晶片尺寸最大化？
輝達發現，單一晶片尺寸無限膨脹，在伺服器有限的物理空間下，整體運算托盤的總體算力提升幅度可能不如預期，且會增加製造難度與良率問題。因此，他們轉向尋求更有效率的算力密度提升方案，例如3D堆疊。
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